[ファーウェイ、アップルなどの巨人は、半導体の新しいメインラインのレイアウトを入力すると、浮上している？ Zheshang Securities Co.Ltd(601878) ：チップレットは新たな開発機会をもたらす】 Zheshang Securities Co.Ltd(601878) は最近、ムーアの法則が減速する中で、チップレット（コアグレイン）モデルが半導体プロセス開発の一つの方向性になると述べている。 このソリューションは、複数のベアチップを高度にパッケージングすることで、高度なプロセス反復への曲がり角を実現するものです。 従来のSoCソリューションと比較して、Chipletモデルは、設計の柔軟性、低コスト、市場投入までの時間の短さという3つの利点を備えています。 近年では、Huawei Kunpeng 920、AMDのMilan-X、Apple M1 Ultraなど、海外メーカーが積極的に関連製品を発表しています。 また、Chipletはパッケージング/IPベンダーに対してより高い要求を突きつけ、新たな発展の機会をもたらすと期待されています。
チップレット（コアグレイン）モデルは、ムーアの法則の減速下での半導体プロセス開発の方向性の一つである。このソリューションは、複数のベアチップを高度にパッケージングすることで、高度なプロセス反復への曲がり角を実現するものです。 従来のSoCソリューションと比較して、Chipletモデルには
設計の柔軟性、低コスト、短いTime-to-Market。3つのメリット 近年では、Huawei Kunpeng 920、AMDのMilan-X、Apple M1 Ultraなど、海外ベンダーが積極的に関連製品を発表しています。
また、Chipletはパッケージング/IPベンダーに対してより高い要求事項を提示し、新たな開発機会をもたらすと期待されています。投資ハイライトチップレット：ムーアの法則の継続 – 先進的なプロセス代替への道!7nm、5nm、3nmとプロセスの高度な繰り返しにより、ムーアの法則は徐々に減速し、先端プロセスの開発コストと難易度は上昇しつつあります。 Chipletプログラムは、現在の先進的なプロセスへの重要な代替ソリューションであり、Chipletプログラムを通じて、中国は、中国の半導体産業チェーンのために、現在のチップ製造先進プロセス技術後方の欠陥を補うことができるかもしれません。 新たな可能性をもたらす。
巨大レイアウト：Huawei/AMD/Apple-product case perspective!国際的な巨人であるファーウェイ、AMD、インテルは、積極的かつ積極的にChipletを敷設し、関連製品を発売しています。 HuaweiはChiplet技術に基づく7nmのKunpeng 920プロセッサを2019年に発売し、SPECint Benchmarkスコアは典型的なメイン周波数で930を超え、業界ベンチマークを25%上回っています。 AMDは今年3月にTSMCの3D Chipletパッケージ技術に基づく第3世代のサーバー処理チップを発売しています。 Appleは、TSMCのCoWos-Sブリッジングプロセスを使用したM1 Ultraチップを発表し、2つのM1 Maxダイを内部相互接続することで性能を飛躍的に向上させました。
産業革新： 先進パッケージング＋IP多重化 – サプライチェーンの鍵！？国際的なベンダーであるインテル、TSMC、サムスンなどは、独自のチップレット・エコシステムを構築し、チップレット先端実装市場を積極的に獲得しています。 Jcet Group Co.Ltd(600584) は、6 月に UCIe 産業アライアンスに参加し、昨年は XDFOI 超高密度ファンアウト パッケージのフルレンジを発表しました。 AMDと密接に協力し、Chiplet先端パッケージング技術の大規模な生産能力を持つようになりました。ChipletモードでのIPの再利用は、IPサプライヤーがChipletサプライヤーに変身し、ハードウェアに移行することを支援します。
受益者候補企業アドバンストパッケージング： Tongfu Microelectronics Co.Ltd(002156) 、 Jcet Group Co.Ltd(600584) など。
デザインIP企業： Verisilicon Microelectronics (Shanghai) Co.Ltd(688521) 、など。
包装・試験設備： Beijing Huafeng Test & Control Technology Co.Ltd(688200) 、 Hangzhou Chang Chuan Technology Co.Ltd(300604) 、 Shenzhen Xinyichang Technology Co.Ltd(688383) 、 Suzhou Uigreen Micro&Nano Technologies Co.Ltd(688661) など。
シールローディングボード： Shenzhen Fastprint Circuit Tech Co.Ltd(002436) など。
リスク情報先進パッケージングの進展は予想を下回り、技術分野での制裁が強化された。
。の場合
1.チップレット：ムーアの法則の継続 – 先進的なプロセス代替への道!1.1.Chiplet は高度なプロセスベンドを支援します。チップレット（コア）モデルは、ムーアの法則が減速する中で、半導体プロセス開発の方向性の1つとなっている。ここ数十年、チップの製造プロセスは基本的にムーアの法則に従って発展し、チップの単位面積あたりに収容できるトランジスタの数はおよそ1年半ごとに倍増し、チップの性能とコストは向上してきました。 しかし、7nm、5nm、3nm以下とプロセスが反復するにつれて、先端プロセス開発のコストと難易度は上がり、先端プロセス開発の経済性が徐々に問われるようになってきました。 ポスト・ムーアの時代の主流であるSoC（システムオンチップ）は、異なる演算処理を担う複数の部品を1チップに集積し、1チップで完結する機能を実現し、各機能領域を同一プロセスで処理することで、ムーアの法則をさらに推し進めるものである。 ヘテロジニアスインテグレーションに基づく高度なパッケージング技術を用いることで、チップは高度なプロセス技術をバイパスして性能を向上させ、演算拡大によりコストと生産サイクルタイムを削減することができるのです。 つまり、Chipletは、複数のチップ（I/O、メモリ、IPコアなど）を1つのパッケージに組み込んだ、高性能、低コスト、市場投入までの時間が短いソリューションなのです。
チップレットは、パッケージングプロセスにおいて、より高い要求があります。チップレットとSiPの類似は、異なるコンポーネントとパッケージングの統合の間に行われ、チップレット各ベアチップは、互いに独立している、統合レベルが高く、単一のウェーハに統合されていない、チップレット現在のパッケージソリューションは、主に2.5Dパッケージ、3Dパッケージ、MCMパッケージと他の種類が含まれています。 の相互接続だけでなく、各パーツ間の信号伝送の品質も確保する必要があります。
。の場合
国際的な大手企業が相互接続プロトコルの標準化を推進する業界団体UCIeを設立。チップレットモデルは、様々なチップの相互接続を実現するために必要な、どのように相互接続規格を定義することが重要な問題です。 2020インテルは、米国ではCHIPSアライアンスに参加した後、無料のAIB相互接続バスインターフェイスは、チップレットエコシステムの構築をサポートするために許可されて提供していますが、インターフェイスライセンスについての懸念のために他のメーカーは、最終的にインテルの独自の高度実装技術EMIBの使用を必要とするように。 この規格はあまり普及していません。 2022年3月、インテル、AMD、Arm、クアルコム、サムスン、TSMC、サンライズ、Google Cloud、Meta、Microsoftなどの主要メーカーが、ダイ間相互接続の統一規格「UCIe」を策定する業界アライアンスを発足し、Chipletモードのアプリケーション開発を促進させた。 櫛引の結果、国際的な大手企業が設立したUCIeアライアンスが、Chipletの相互接続規格の統一を促進する重要な役割を果たし、Chipletソリューションの発展が加速されると考えています。
1.2. 柔軟性＋低コストでChiplet需要を喚起する
チップレットモデルは、従来のSoCソリューションと比較して、設計の柔軟性、低コスト、市場投入までのサイクルの短さという3つの利点があり、半導体プロセスの重要な開発方向となるソリューションです。チップレットモードでは、異なるパーティションのプロセスノードを自由に選択することができます。従来のSoCチップは製造時に同じプロセスノードを選択しなければなりませんが、チップによってプロセス要件が異なります。 このようなロジックチップ、アナログチップ、RFチップ、メモリや他の多くの成熟したプロセスノードが異なっている、高度なプロセスの使用は漏れ、ノイズやその他の問題につながる可能性がある場合、アナログチップ、同じプロセスのSoCチップ統一使用は、いくつかの問題が発生することになります。 チップレットモデルは、異なるベアチッププロセスを自由に選択し、先進のパッケージングによって、SoCと比較してより柔軟に組み立てることができ、その利点は明白です。
チップレットモードは、歩留まり向上や製造コスト削減に適しています。従来のSoCアーキテクチャでは、1チップの面積が大きくなり、チップ製造工程の難易度が上がり、欠陥密度によってもたらされる歩留まり損失が増加し、SoCチップの製造コストが上昇します。 一方、チップレットソリューションは、大きなチップを単位面積の小さな複数のベアチップに分割することで、相対的に歩留まりを向上させ、その結果、製造コストを低減することができます。
Chipletモデルは、製品の再利用を可能にし、市場投入までの時間を短縮することができます。チップレットモードでは、チップの異なる単位を選択的に反復することができ、ベアチップの一部を反復することで、次世代の製品を作ることができ、市場投入までのサイクルを大幅に短縮することができるのです。
チップレットモデルは現在、高度なパッケージング技術への要求が高く、放熱能力が低いなど、一時的な問題がある。開口部間の各ベアチップの実現は、めっきは、精密な操作を必要とする。高速、高品質の伝送を達成するために、データの間に各ベアチップを確保するために、高度なプロセスチップレットモード貧しい放熱能力への相対は、これらの増加は、新しい技術課題を提唱チップの製造にされています。
2.巨大レイアウト：Huawei/AMD/Apple-productのケース視点!2.1.ファーウェイ：7nmのChipletクラウド・サーバー・ソリューションを世界で初めて投入ファーウェイ、チップレット技術に基づく7nmの「Kunpeng 920」プロセッサを発表HuaweiはKunpeng 920は、同社の公式ウェブサイトのニュースによると、業界をリードするARMベースのプロセッサを起動し、ARMアーキテクチャのライセンスに基づいて、7nmの製造プロセスを使用してプロセッサ、設計と分岐予測アルゴリズムの最適化を通じて、Huaweiによって完了したユニットは、メモリサブシステムのアーキテクチャとマイクロアーキテクチャ設計の一連の向上、大幅にプロセッサ性能を向上させる計算の数を強化します。 一般的なメイン周波数では、SPECint Benchmarkのスコアは930を超え、業界ベンチマークを25%も上回っています。 同時に、エネルギー効率比は業界のベンチマークを30%上回っています。 Kunpeng 920は、低消費電力でデータセンター向けに強化された性能を提供します。 プロセッサは、複数のコアを1つの小型チップに統合するためにコヒーレントキャッシュサブシステムを作成し、専用の並列小型IOブロックは、2次元パッケージソリューションの高帯域幅のチップ間接続を可能にするために開発されています。
。の場合
2.2. AMD：TSMCと提携し、3Dチップレットソリューションを発表AMDはTSMCと共同で3Dチップレット製品を発売する。AMDは2021年6月、TSMCの先進パッケージング技術「3D Fabric」を用いて、64MBのL3 Cacheを含むChipletsをプロセッサと3Dスタックでパッケージングした3D Chiplet技術に基づく「3D V-Cache」を発表。2022年3月 AMDは「Milan-X Skylineプロセッサ」を発表した。 このプロセッサは、Milanベースの第3世代プロセッサ「EPYC 7003」のアップグレード版で、AMDの3D V-Cacheスタッキング技術により768MBのL3キャッシュを実現しています。 milan-Xは、8個のCCDダイと1個の大型I/Oダイを含む9個の小型チップからなるMCMで構成されています。
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2.3. Apple：デュアルM1 Maxインターコネクトで高性能ソリューションを実現Apple、TSMCのCoWos-Sブリッジングプロセスを採用したM1 Ultraチップで性能の飛躍を実現 2022年3月に発売されるAppleのM1 Ultraチップは、TSMCのCoWos-S技術により、2つのM1 Maxダイの内部相互接続によって性能の飛躍を可能にする独自のUltraFusionチップアーキテクチャを採用しています。M1 Ultraは、新しいアーキテクチャの下でM1の7倍以上のトランジスタ数を持ち、2つのMax間の相互接続帯域は、最大で 2.5TB/s。M1 Ultraは内部に128GBの統合メモリを搭載し、8つのメモリコンポーネントを16層スタックのHBM（High Bandwidth Memory）で構成し、コア転送速度3200M、実際の転送帯域は800GB/s以上。この製品はAppleチップとMacシリーズコンピュータにとって再び大きな飛躍を実現する、マイルストーンとなる製品である。
。の場合
3.業界のイノベーション：先進のパッケージング＋IPマルチプレックス – サプライチェーンの鍵になる!3.1. 設計の自由度を高めるパッケージングの高度化Chipletの現在のパッケージングソリューションは、主に2.5Dパッケージ、3Dパッケージ、MCMパッケージなどのタイプがあります。2.5Dパッケージは、中間層（インターポーザー）に複数のチップを並べて配置し、マイクロバンプ（Micro Bump）接続により、内部の金属線がチップ間の電子信号を接続し、さらにシリコン穿孔（TSV）を通して下部の金属バンプ（Solder Bump）、ワイヤーキャリアプレートを介して外部の金属ボールを接続し、部品間の強固な接続を実現します。 MCM技術とは、複数のLSI/VLSI/ASICのベアチップなどを同一の多層配線基板上に集積し、パッケージングしたものです。
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海外メーカーも積極的にChipletのパッケージをレイアウトしています。現在、インテル、TSMC、サムスンなど多くの企業が独自のチップレット・エコシステムを構築し、チップレット先端実装市場を積極的に獲得しています。
インテルは、3D積層ヘテロジニアスシステムインテグレーション技術「Foveros」と、組み込み型マルチチップインターコネクトブリッジ技術「EMIB」を発表しました。このパッケージ技術は、3Dスタックを使用してロジック間の統合を可能にし、設計者に新しいデバイスのフォームファクターで様々なメモリや入出力素子とテクノロジーIPブロックを組み合わせて使用する大きな柔軟性を提供します。 EMIB技術は、有機基板とシリコン基板を組み合わせ、高密度配線用のシリコン基板を埋め込んだもので、このようなアーキテクチャにより、配線密度と性能を維持し、さらに、次のような特徴があります。 製造コストを削減することができます。
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TSMC、3Dシリコン積層とCoWoS、InFOなどの先端パッケージ技術を搭載した3Dファブリックを発表。TSMCの3DFabric技術ファミリーは、2Dおよび3Dのフロントエンドとバックエンドのインターコネクト技術を含んでいます。 フロントエンド技術であるTSMC-SoICは、最先端のシリコンファブの精度と3Dシリコン積層に必要な方法を使用しており、CoW（Chip On Wafer）とWoW（Wafer On Wafer）のチップ積層技術により、類似の異なるチップを3D積層して計算コアを増加するなど、さまざまな特徴を提供することが可能です。 演算コアの増加による演算能力の向上、積層メモリによるメモリ増設と帯域幅の拡大、ディープトレンチキャパシタによる電力転送の改善などです。 また、TSMCは、3次元積層チップを含むシリコンチップを組み立て、テストし、パッケージデバイスに加工できる独自のバックエンドファブを複数持っています。 TSMCの3Dファブリックの後工程には、パッケージング技術のCoWoSとInFOファミリーが含まれます。
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中国企業の Tongfu Microelectronics Co.Ltd(002156) と Jcet Group Co.Ltd(600584) は、Chipletのパッケージング技術を積極的に展開しています。投資家のQ&Aによると、同社は昨年、XDFOI超高密度ファンアウト実装ソリューションのフルレンジを立ち上げ、その技術はチップレット指向の超高密度、マルチファンアウト実装高密度異種混在ソリューションであり、2D / 2.5D / 3Dも含まれています。Chipletは、通常密度から超高密度まで、超小型から超大型まで、お客様にワンストップで提供することができます。 AMDと密接に協力し、Chiplet、WLP、SiP、Fanout、2.5D、3Dスタッキングとレイアウトの他の側面で、重要なAMDパッケージングファウンドリであり、現在Chiplet高度包装技術の大規模な生産能力を持っています。
チップテスターの需要増は、チップレットパッケージングが牽引。同社の調査によると、SoCパッケージと比較して、Chipletアーキテクチャのチップ製造では複数のベアチップが必要であり、1つのベアチップの故障がチップ全体の故障につながるため、パッケージやテスト会社は故障チップの損失を減らすために、より多くのテストを実施する必要があるとのことです。 現在、 Beijing Huafeng Test & Control Technology Co.Ltd(688200) と Hangzhou Chang Chuan Technology Co.Ltd(300604) がテスターとしてレイアウトされており、チップレット実装によるテスターの需要増の恩恵を受けることが期待されます。
3.2. 設計経済性向上のためのIP多重化チップレットは、ベアチップのさまざまな機能で構成され、同時にチップレットベアチップは、設計とハードウェア製品の生産後のプロセスの最適化を通じて、実際に半導体IPである、ある意味でチップレットチップもとして見ることができます。 IPベンダーは、IPサプライヤーからChiplet製品サプライヤーに転身する可能性があり、産業チェーンにおける企業の付加価値を高めることができます。 チップレットモデルでは、設計会社が異なる会社からハードウェアを購入し、高度なパッケージングによってそれらを組み合わせることができ、その中でIP会社はハードウェアプロバイダーへと移行することが期待されています。
。の場合
中国最大の半導体IPサプライヤーとして、チップレット開発の恩恵を受けることが期待されています。同社は中国大陸で1位、世界トップ7の半導体IPサプライヤーであり、中国大陸で最初にUCIe Allianceに加盟した企業の一つで、豊富なプロセッサIPコアと、トップクラスのチップ設計能力を有しています。 同社は現在、「IPチップ」と「チッププラットフォーム」を通じてChipletの産業化に取り組んでおり、世界の主流パッケージングとテストハウス、チップメーカーは、Chiplet事業の立ち上げで、優位性を持って協力関係を確立しています。 同社は2022年に2023年、タブレットコンピュータ、自律走行、データセンター、工業化着陸プロセスの他の分野でChipletを促進するために、ハイエンドのアプリケーションプロセッサプラットフォームChipletプログラムの反復研究開発の仕事を推進していく予定、コアオリジナルは、企業のChiplet商用製品を起動する顧客のための世界初の可能性があります。
4.テーマから得られる利益：パッケージング/機器/IPリンクとサプライチェーンの変化に注目!先端パッケージング：中国は現在、先端プロセス技術において国際メーカーと大きな差があります。チップレットソリューションは、中国のチップ製造業界が曲がりなりにも追い越す機会を提供します。 中国のチップメーカーは、チップレットソリューションを採用することで、中国の先端プロセス産業チェーンの遅れを補い、高度なパッケージングによるチップ性能の向上を図ることができます。 Chipletソリューションの開発により、先端パッケージング分野の中国企業が恩恵を受けることが期待され、 Tongfu Microelectronics Co.Ltd(002156) 、 Jcet Group Co.Ltd(600584) などを含む企業が恩恵を受けることになります。
IP企業：チップレットソリューションは、チップ設計のコストと敷居を下げ、IPマルチプレクスは設計の柔軟性を高めます。 IP企業はIPサプライヤーからチップレットサプライヤーに転換し、産業チェーンの提供価値を高め、 Verisilicon Microelectronics (Shanghai) Co.Ltd(688521) のような企業に恩恵をもたらすと期待されています。
包装・検査機器：Chipletソリューション導入の鍵は、高度な包装技術の導入にあり、包装機器に対する要求と需要は高まっています。 チップレットが大量のベアチップを設計する場合、パッケージング工程では最終チップの歩留まりを確保するために大量のチップをテストする必要があります。 中国の包装・検査機器メーカーが恩恵を受ける見込みで、 Beijing Huafeng Test & Control Technology Co.Ltd(688200) 、 Hangzhou Chang Chuan Technology Co.Ltd(300604) 、 Shenzhen Xinyichang Technology Co.Ltd(688383) 、 Suzhou Uigreen Micro&Nano Technologies Co.Ltd(688661) などを含む企業が恩恵を受けることになります。
パッケージングボード：チップレットソリューションは、2.5Dパッケージ、3Dパッケージ、MCMパッケージとチップのための高度なパッケージングの他のフォームを使用し、このパッケージング方法は、ABF、PCBキャリアボードの層の数を増やすことになり、層の特定の数と技術指標の要件がチップ設計方式に依存します。 中国のABF、PCBキャリアボードメーカーは、Chipletプログラムの開発から恩恵を受けることが期待され、受益企業は、 Shenzhen Fastprint Circuit Tech Co.Ltd(002436) 、などが含まれています。
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